功率半导体器件 LBOB半岛综合DMOS VDMOS

　　BOB半岛综合4.2 VDMOS 中的导通电阻 y在 VDMOS 中，顺着电子流的方向，整个导通电阻包括：沟道电阻、积累层电阻、寄生 JFET 电阻、 扩散电阻、外延层电阻、衬底电阻和金属导线电阻。（每个电阻在不同的耐压情况下所占总的导通 电阻的比例也使不同的，在低压的器件中，沟道电阻是主要的，在高压器件中，外延层的电阻是主 要的取决于外延层的电阻率和厚度，） y沟道电阻：取决于沟道长度、栅氧化层的厚度、载流子浓度、阈值电压和栅电压 VG . 一定的栅电压下，沟道电阻随着栅氧化层厚度的减小而减小 y积累层电阻：当器件导通后，栅下的 N-区会形成一层积累层，形成一层电阻很低的电子通道，这些 电子是从沟道出来的 y寄生 JFET 电阻：离开积累层的电子会垂直进入到硅体内（可以看成是一个 N 沟的 JFET），这个电 阻是随着源漏电压的变化而变化的，降低这个电阻的方法可以增加 P 井之间的距离，但是这样会影 响到集成度的提高。 y扩散电阻：当电子再往下走时BOB半岛综合，电子开始向下扩散流动（也有可能进入到其他的元胞中），由这些 电流流过的漂移区的电阻称为扩散电阻。 y外延层电阻：器件的耐压值决定了外延层的电阻率和厚度，高压器件中这个电阻很重要。外延层的 厚度一般由器件的耐压水平决定。 y衬底电阻：衬底电阻只在耐压值低于 50V 的情况中才比较明显。 y金属线和引线电阻：器件在和外部引脚相连的导线，在一般器件中，此电阻大概有几毫欧。

　　随后，有人提出将器件做成纵向器件（Vertical device），因为当时高低压集成并不是考虑的主要因素，目 的是高压分立器件。如图 3.1b 所示。（这个图是本人猜想图）

　　1974 年，VVMOS（Vertical V-groove MOS）诞生，如图 3.1c 所示，此结构缺点：1）靠腐蚀形成 V-Groove， 不易工艺控制；2）V 形槽底部为尖峰，曲率大，电场较大，容易击穿，可靠性差等。

　　工艺兼容，缺点：要获得较高的击穿电压，漂移区要很长，占用很大的芯片面积。 加入了 RESURF 结构，图 3.1g 就是加入了 RESUFR 结构的 LDMOS，可以参考前面所述的超结结构，其

　　实超结结构也可以称为多 RESURF 结构，关于 RESURF 的内容在 LDMOS 部分详细说明。

　　报告内容：1）从耐压结构入手，说明耐压原理； 2）从普通 MOS 结构到功率 MOS 结构的发展；（功率 MOS 其实就是普通 MOS 结构和耐 压结构的结合）； 3）纵向功率 MOS（VDMOS）的工作原理； 4）横向功率 MOS（LDMOS）的工作原理； 5）功率 MOSFET 中的其它关键内容；（LDMOS 和 VDMOS 共有的，如输出特性曲线）

　　注：由于以上的电阻都和电子/空穴的迁移率的函数，因为 un 远大于 up，所以 p 沟道 MOS 的电阻大于同 种情况下的 N 沟道 MOS。

　　早在 1968 年，有人提出用 MOS 结构做高频功率放大1，该 MOSFET 的结构如图 3.1a 所示（其实就是一个 普通 MOS 结构加了一个耐压结构），由于 P 型衬底也接低电位，故常将衬底接触电极和源 极短接BOB半岛综合。此结构缺点：占用芯片表面积大，并且随着耐压的增加，情况会更严重。

　　紧接着，VUMOS（Vertical U-groove MOS）诞生，如图 3.1d 所示，此结构解决了 VVMOS 的一些弊端， 但是这种器件的栅极的生成仍然是靠腐蚀，U 形槽易于受离子玷污造成阈值电压不稳定；

　　就会产生耗尽层，P 区一侧失去空穴会剩下固定不动的负电中心，N 区一侧会失去电子留下固定不动的正 电中心，并且正电中心所带的总电量＝负电中心所带的总电量，如图 2.1a 所示BOB半岛综合，A 区就是所谓耗尽区。

　　图 2.1b 所示的是耗尽区中的电场分布情况（需熟悉了解），耗尽区以外的电场强度为零，Em 称为峰 值电场长度（它的位置在 PN 结交界处，原因可以从高斯原理说明），阴影部分的面积就是此时所加在 PN 结两端的电压大小。从以上的分析我们可以称这个结构的耐压部分为 P 区和 N 区共同耐压。图 2.2 所示的 是 PN 结的情况，耐压原理和图 1 中的相同，但是在这种情况中我们常说 N 负区是耐压区域(常说的漂移 区)，耐压大小由 N 区的浓度决定。

　　1 见陈星弼 “功率 MOSFET 与高压集成电路”，不知是不是第一个功率 MOSFET。 2 就是用同一块掩膜版扩散两次，扩散杂质不同，两次扩散的横向扩散长度的差就构成了器件的沟道。

　　报告方式：口头兼顾板书，点到即止，如遇到问题、疑惑之处或感兴趣的地方，可以随时打断提问。

　　目前在我们的研究学习中涉及到的常见耐压结构主要有两种：①反向 PN 结 ②超结结构(包括 RESURF 结构)；

　　2.1 反向 PN 结（以突变结为例） 图 2.1 所示的是普通 PN 结的耐压原理示意图，当这个 PN 结工作在一定的反向电压下，在 PN 结内部

　　图 2.3 所示的是反向电压变化情况下的耗尽层内部的电场强度的变化情况，随着 N 一侧的电压的上升， 耗尽层在展宽（对于 PN-结来说，耗尽层展宽的区域为 N 区一侧，也就是耐压区一侧），峰值电场强度 Em 的值也在不断升高，但是当 Em=Ec 时，PN 结发生击穿，Ec 称为临界电场强度，此时加在 PN 结两端 的电压大小就是击穿电压（BV）。不同材料的临界电场不同（如表 2.1 所示），同种材料不同浓度的临界电 场也不同，但是对于硅材料来说，在我们目前关系的浓度范围之内，浓度变化对电场强度的影响不大，因

　　2.2 超结结构（SuperJunction）（了解） 除了上述所说的 PN-结结构之外，还有一种我们会接触到的耐压结构——超结结构。图 2.4 所示的就

　　2.3 考虑半导体中“曲率”的影响 以上我们考虑的都是平面结的情况，而实际中的平面结是不存在的，图 2.6 所示的结构就是一种考虑

　　了“曲率”影响下的 PN 结的耐压情况，红色线条表示的是电场线的方向（注：耗尽层和耗尽层中的固定 电荷未画出，N 区一侧是正电中心，P 区一侧是负电中心），而电场强度就是电场线的密度，从图中可以看 出在“曲率”大位置处的电场强度最大，最容易发生击穿的位置也在此处，是我们设计中所要考虑的重点 之一。解决上述现象有很多终端结构，我们常见的一种就是场板结构，如图 2.7，它的工作原理：当 N 端 加正电压，在场板上会感应出负电荷，那么在曲率密集处的电场线就会一部分终止与场板BOB半岛综合，从而缓解“曲 率”大位置处的电场压力。（其中的场板的结构也有很多种，同学们可以自己了解）

　　当器件的栅极电压大于阈值电压时，器件处于导通状态，图 4.2 所示的就是处于导通状态下的 VDMOS 状态示意图，从图中可以看出，即使器件处于导通状态，但是 VDMOS 内部仍然有耗尽层，并且随着漏极 电压的升高，耗尽层越宽，但是此时存在有漏到源的电流通路。并且需要注意的：图中虚线圈中的部分很 像一个 JFET，我们通常称这一部分为寄生 JFET 区，

　　报告目的：让研一新同学从广度认识功率器件、了解功率器件的工作原理，起到一个启蒙的作用，重 点在“面”，更深层次的知识需要自己完善充实。

　　插曲－功率 MOSFET 分类：按导电沟道可分为 P 沟道和 N 沟道。按阈值电压可分为：耗尽型（当栅极电 压为零时漏源极之间就存在导电沟道）和增强型（对于 N（P）沟道器件，栅极电压大于（小于）零时才 存在导电沟道）。我们现在涉及到的都是增强型管，主要以 N 沟道为主。

　　4.1 VDMOS 的关断/导通情况 同普通的 MOSFET 一样BOB半岛综合，当栅极电压小于阈值电压时，器件处于关断状态，图 4.1 所示的是处于关断

　　状态下的 VDMOS 原胞结构中耗尽层状况的示意图，原胞就是指器件中最小的重复单元，一个器件是由很 多这种原胞结构并联的结果。耗尽层如图中阴影部分所示，几乎全部的耗尽层都位于漂移区中，这部分也 就是该器件的耐压部分，（新同学可以思考一下该器件最容易击穿的位置在哪？）

　　注意导通电阻的单位，这里所说的导通电阻是特征导通电阻，因为一个器件的导通电阻是和芯片的面积成 反比的，要得到导通电阻的大小，需要用特征导通电阻除以芯片面积，面积越大，导通电阻越小。

　　在讲 VDMOS 电容之前，首先了解两类电容：PN 结电容和氧化层电容。 PN 结电容中的介质是耗尽层，因为耗尽层的厚度会随电压的大小的改变而改变，所以 PN 结电容是随 电压变化而变化的。 氧化层电容中的介质是二氧化硅，它的厚度不会随电压而改变，所以氧化层电容是个固定电容。 图 4.3 是 VDMOS 处于关断状态下的内部电容分布示意图，从图中看出： 和栅极和源极之间相关的电容有：CgsN，CgsP； 和栅极和漏极之间相关的电容有：Cgdox，Cgdbulk； 和源极和漏极之间相关的电容有：Cds； 和栅极和金属之间相关的电容有：CgsM； 电极之间的电容就是上述电容的组合。 举个例子：栅极和漏极之间的电容（两个电容并联）：

　　是超结结构。 结构特点：将 PN-结中的 N-区域换成了 P/N 交替排列的形式。 简单工作原理：当结两端加电压（N 侧加正电压）后，首先耗尽的是 P/N 交替排列的结构部分（原因：这 部分浓度较低），它内部的电场的分布情况如图 2.5 所示，解释方法可以从高斯原理解释（口头说明）。这 种情况下我们称耐压部分为超结部分。